台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装
据 Tom’s Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。
当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。
为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。
—— IT之家 ，Tom’s Hardware
清华大学集成电路学院团队首次实现亚 1nm 栅极长度晶体管：等效 0.34nm
上述相关成果以 “具有亚 1 纳米栅极长度的垂直硫化钼晶体管”（Vertical MoS2 transistors with sub-1-nm gate lengths）为题，于 3 月 10 日在线发表在国际顶级学术期刊《自然》（Nature）上。
论文通讯作者为清华大学集成电路学院任天令教授和田禾副教授，清华大学集成电路学院 2018 级博士生吴凡、田禾副教授、2019 级博士生沈阳为共同第一作者，其他参加研究的作者包括清华大学集成电路学院 2020 级硕士生侯展、2018 级硕士生任杰、2022 级博士生苟广洋、杨轶副教授和华东师范大学通信与电子工程学院孙亚宾副教授。
任天令教授团队长期致力于二维材料器件技术研究，从材料、器件结构、工艺、系统集成等多层次实现创新突破，先后在《自然》（Nature）、《自然・电子》（Nature Electronics）、《自然・通讯》（Nature Communications）等知名期刊以及国际电子器件会议（IEDM）等领域内顶级国际学术会议上发表多篇论文。清华大学的研究人员得到了国家自然科学基金委、科技部重点研发计划、北京市自然基金委、北京信息科学与技术国家研究中心等的支持。